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VHDL实现互斥或数据功能
我正在尝试将简单的代码打包到一个函数中。 这是VHDL代码: <pre><code>process(CLK, RST) variable newdata : -
DPI-C和SystemVerilog外部编译流程问题
ModelSim用户手册(v10.1c),在第660页中,讨论了默认的自动编译流程(使用vlog)和外部编译流程,以使D -
为什么在运行Modelsim Executable时Python子进程返回代码始终为0?
我正在使用python的子进程来启动modelsim可执行文件。在CLI中,输入quit -f -code <-5>。这应该以退出代码-5退 -
我如何在ModelSim中使用通用数组类型?
这是我的第一个问题,我真的希望你能帮助我 <strong>编辑2019年12月3日:</strong> 我们已经解 -
从命令行创建questasim / modelsim项目
我正在尝试编写一个makefile来编译和模拟一些vhdl代码。 是否可以通过linux / windows命令行创建项目 -
如何使用TCL在Model-sim 10.5c的DO文件中编写线程应用程序?
我有一个FPGA逻辑,其中包含Logic-A和Logic-B功能。 我需要在DO文件(TCL)中创建两个线程,以将数据驱动 -
无法创建项目(Modelsim)
自本学期开始以来,我一直在ModelSim上进行VHDL,由于某种原因,我现在无法创建项目。我什至卸载并重 -
VHDL在ModelSim的加载设计中遇到仿真致命错误
(是的,我知道有一个更简单的方法,是的,我的教授正在要求很长的路要走。) 以下是我的1位加法器 -
读/写具有时钟上升沿和读/写使能信号的向量数组
我正在尝试创建一个简单的内存,用于在时钟为<code>1</code>和<code>wrenable</code>为<code>1</code>时存储矢量( -
如何将ASCII码转换为Verilog语言中的字符
我一直在研究,但搜索似乎无济于事。 描述起来可能太简单了,但是我在这里挠头…… 任何帮助将不胜 -
如何在Modelsim中使用-g开关将多个泛型传递给vsim?
我正在尝试使用vsim命令中的-g开关将多个VHDL泛型传递给Modelsim 10.7b中的测试台。我如何传递多个泛型, -
Verilog HDL语法错误在“默认”附近,预期为“ endmodule”
<pre><code>// ProgramCounterTestBench timescale 1ns / 1ps module ProgramCounterTestBench(); logic Clock = 0; logic -
Modelsim仿真卡在0ps
我是一名本科生,最近正在从事数字系统设计课程。在使用modelsim进行仿真时,我遇到了一个问题,即我 -
为什么我在测试台上的乘法器实例在仿真中没有得到任何输入数据?
我正在尝试从一些pdf教程中学习<a href="/questions/tagged/verilog" class="post-tag" title="show questions tagged 'verilog& -
使用Quartus Prime和Modelsim对CPLD进行VHDL时序仿真
我正在为开发板上使用的<em> Intel Max II CPLD </em>开发设计(<em> VHDL </em>)。稍后,很可能会用<em> Coolrunner -
从Questasim的代码覆盖范围中排除某些设计单元
我在questasim上运行了代码覆盖率,并获得了ucdb文件作为输出。但是我需要排除连接到顶部模块的某些模 -
VSim:是否有一个标志来控制vsim放置其生成的文件的目录?
我正在从<code>vsim -do a.do</code>目录运行<code>~/foo</code>。我希望它将生成的文件放在<code>~/bar</code>中。 -
VHDL ModelSim DE-64 2019.4未找到设计单位
我可以编译项目,但是当我尝试模拟测试台时,它找不到库文件,而是在库中找到该文件,如<a href="https -
在VHDL中使用modelsim编程加法器时出错
错误:C:/Users/username/dir1/dir2/sumador_modelo.vhd(11):在“ NOT”附近:(vcom-1576)期望“)”。 错 -
如何实例化带有通用包的组件?
我遇到以下情况:我的VHDL设计中有模块X和Y,可以根据大量参数进行自定义。为此,我将这些参数作为 -
Modelsim:错误:(vsim-3033)...实例化“ MUT”失败。找不到设计单位
当我尝试在测试平台中包括一个子模块以进行仿真时,我在ModelSim中遇到vsim-3033错误。所有代码都可以正 -
定义不同的参数值以进行仿真和综合
我正在使用systemVerilog,并且我有一个包含一些模块参数值的包(例如<code>parameter SPI_RATE = 2_000_000;</code> -
VHDL输出端口上没有驱动程序
我正在VHDL中做我的第一个项目,我尝试使用mux实现8位桶形移位器。 这是一个代码块(8个mux链) -
modelsim命令,以在Verilog测试平台中选择特定的测试
我有4个测试模式,所有模式都写在测试台的case语句中。在仿真过程中如何通过命令行一次调用每个测试 -
在modelim的VHDL测试平台中未检测到endfile,测试平台只是不断自我重复
我写了一个VHDL代码,该代码应循环遍历文件并关闭文件,并在文件结束并关闭文件后停止,但它只是无 -
在Modelsim / Questasim中,是否可以增加波浪线的厚度?
将Modelsim / Questasim 10.6b与4K监视器配合使用,很难看到信号线,尤其是std_logic信号,矢量要好一些。 < -
quartus modelsim问题(模拟错误)
该程序应该在给定的32位输入中计算<code>1</code>的数量: <pre><code>library IEEE; use IEEE.std_logic_1164.all; ent -
为什么不编译VHDL程序
我尝试编译以下VHDL代码,但收到错误消息: <pre><code>LIBRARY ieee ; USE ieee.std_logic_1164.all; ENTITY testdouble -
由于非法选项-o pipefail而导致cocotb-modelsim错误
我正在尝试使用modelsim运行cocotb模拟,但是在过去的两天内,我得到了一个错误,但没有成功。 我 -
为什么该函数无法顺畅地编译,但Modelsim拒绝模拟它?
所以我试图使用我编写的函数将二进制编码(3位)转换为onehot编码(8位)。从分析和综合到Quartus中的