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如何通过系统Verilog中的$ value $ plusargs传递信号名称
我正在用系统Verilog编写断言。此断言检查是否有信号“锁”,它作为测试参数通过开关$ value $ plusargs作 -
DPI-C和SystemVerilog外部编译流程问题
ModelSim用户手册(v10.1c),在第660页中,讨论了默认的自动编译流程(使用vlog)和外部编译流程,以使D -
Vivado时钟实现错误SystemVerilog
我收到以下实现错误。我的设计中没有时钟。我该如何解决? 实施 场所设计 [Place 30-574] IO引脚和B -
Questasim-是否可以记录和重新加载新设计的信号?
我正在运行包含许多组件的测试(UVM)。这是一项顶级测试,但是我正在调试内部模块,并且仅对连接 -
使用verilog生成正弦波
我必须使用Verilog生成正弦波,在Google上,我发现了与之相关的东西,但不知何故。<a href="https://www.youth4w -
为什么我们可以在SystemVerilog中的always_comb中使用always_ff?
我正在尝试创建触发器来执行移位操作,然后创建多路复用器以选择所需的适当行为。但是,SystemVerilog -
结构类型的总线的覆盖范围
我有以下公交车 <code>typedef struct packed { logic vld; logic [ASI_MAX_PCL_CYC_M:0] -
如何修复错误(10170):<filename>文本“(”;预期“;”附近的Verilog HDL语法错误
我正在尝试在Quartus II中实例化NiosII内核,并获得以下编译错误消息: <pre><code>Error (10170): Verilog HDL sy -
使用verilog进行mips模拟,lw指令无法正常运行
我在单个时钟周期内使用verilog模拟32位mips,所有指令均在单个周期内正常工作,但lw指令不在同一周期 -
如何从for循环中的genvar值生成字符串?
Xilinx要求为<code>IODELAY</code>和<code>IDELAY_CTRL</code>定义不同的组。我想使用<code>generate</code>和<code>for loop</c -
使用ctags跳转到VIM中定义的系统verilong宏的问题
我检查了以下内容,标签文件路径设置正确。 我要查找的宏标签存在于标签文件中。任务/功能/参 -
如何避免在Verilog中使用多个常量驱动程序
我在<code>initial</code>块中有一些变量 <pre><code> initial begin i = 32'b0; j = 32'b1; end </code></pr -
SystemVerilog如何执行单次热屏蔽
我有一个位数组,比方说(src = 0011010)。此数组的(n = 3)位设置为1。 我想获得一个新数组,其 -
SystemVerilog使用bind
我有两个模块通过AXI接口连接在一起,其中模块A是主模块,模块B是从模块,如下所示: <pre><code> __ -
读取Vivado中的内部信号
我想知道是否有一种方法可以从测试台读取DUT的内部信号?我不是在讨论对信号进行采样,而是要像在tc -
系统Verilog:用于零件索引的电线输入
我有以下代码: <pre><code>module rotate ( input wire [5:0] index,// tells how many bits to rotate input [31:0] a, -
考虑以下Verilog代码。结果为警告。用您自己的话语解释警告,并提出如何消除警告的建议
<pre><code>module myCircuit (input [1:0] in, output reg [3:0] out); always @(in) begin case(in) 2'b00: out = 4'b0000; -
在案例陈述系统verilog中生成块
我想选择性地在系统Verilog中编译以下代码: <pre><code>always_comb begin out = 0; case(exp) state_1: out = a*b; state -
如何定义SystemVerilog宏?
我对这个SystemVerilog宏的定义有疑问: <pre><code>`define CHECK_TIMING(MODEL_NAME, FIELD_NAME, TIME) \ forever begin \ -
在SystemVerilog Testbench中包含VHDL软件包
我有这个Systemverilog测试平台,我想在其中使用以VHDL编写的软件包。 当我执行以下操作时:<code>'includ -
如何查找从哪里进口包裹
我有示例TB,我正在尝试找出某些软件包是从哪里导入的。 我正在使用VCS运行模拟。 在grep数据库旁边, -
除了Verilog建模以外,是否还有其他方法可以编写断言或检查器以实现零延迟/宽度毛刺?
我正在验证时钟本身,想知道是否有办法标记零宽度毛刺? -
SystemVerilog 2位寄存器解码问题
我有两个2位输入和1位输出。所以我想做的是用两个输入的AND来编码下一个状态值,然后使用非阻塞式<= -
等同于Verilog文件中的系统Verilog打包的输入输出
我有一个如下所述的系统Verilog文件 <pre><code>module bist_wrapper ( input wire clk_mbist; output wire BIST_GO_ts3, o -
如何忽略覆盖点的整数值?
我有一个定义为int的变量,并且想为此变量创建一个<code>coverpoint</code>,但是我想忽略大于16384的值。我 -
如何在没有TLM的情况下将DUT界面中的事件传递到UVM中的记分板?
在我的记分板上,我有一种机制可以捕获到DUT的配置界面,并在发生新的配置更改时更新内部记分板变 -
如何在systemVerilog中编写D触发器
我目前正在SystemVerilog中设计一个计数器,并且不确定如何设计D-flip翻转模块。 -
枚举可以在systemverilog中输出吗?
在verilog中,我可以执行以下操作: <pre><code>module controller ( input rstb, clk, start, output reg [1:0] state -
参数化参数?
我想参数化<code>localparam</code>参数。 我的模块定义: <pre><code>module native #( parameter SIM_ONLY = 0, -
为什么时钟块没有阻塞?
使用时钟块作为阻塞语句在接口信号上进行背对背分配,但未按预期工作。 对于以下代码,我希