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收到错误“不支持的RAM模板”?
在“ reg [7:0] ram [63:0];”中出现错误 线。 我尝试了相同的代码,但它适用于单端口ram,但 -
为什么我的zybo板上没有HDMI输出?
我用Vivado编写了一个简单程序,通过Zybo板上的HDMI端口在屏幕上显示纯净的稳定画面。但是,一旦我对位 -
d [7:0]是输入向量,在模拟波形中显示为ZZ。 Xilinx Vivado仿真何时会出现这种情况?
d [7:0]是输入向量,在模拟波形中显示为ZZ。 Xilinx Vivado仿真何时会出现这种情况?我可能犯了什么错误导 -
RISC-V异常与中断
我将用CLINT编写我自己的RV32I内核。但是,有些事情我不太清楚。至少我在文档中找不到它。 这是特权isa -
使用Verilog映射DataMemory
我正在尝试使用Verilog制作MIPS数据存储器。 该代码无法正常工作。目前尚无法读取和写入。我认为 -
Questasim-是否可以记录和重新加载新设计的信号?
我正在运行包含许多组件的测试(UVM)。这是一项顶级测试,但是我正在调试内部模块,并且仅对连接 -
如何在Chisel3中使用多输入逻辑门?
我正在使用Chisel3实现进位超前加法器。为了缩短延迟时间,我需要使用多输入逻辑门。 但是,即 -
在Verilog中使用SR触发器模块创建JK触发器模块
我已经为SR闩锁,SR触发器(通过实例化SR闩锁模块)和JK触发器(通过实例化SR闩锁模块)编写了verilog模 -
我的Altera板卡在HE0数字输出中显示为“ 8”吗?
对于我的计算机体系结构课程,我和我的搭档被分配去实现一个单周期MIPS CPU并编写一个C程序,该程序 -
使用verilog生成正弦波
我必须使用Verilog生成正弦波,在Google上,我发现了与之相关的东西,但不知何故。<a href="https://www.youth4w -
输出数组不会采用数组寄存器的值[Verilog,活动HDL]
在一个简单的模块中,我定义了4位数组寄存器,并使用它为4位数组输出分配值。即使将输出定义为4位 -
由于参数
我正在构建UART RX,并且希望使其能够在合成时配置,无论是否接收到奇偶校验位: <pre><code>module uart -
Verilog和条件始终阻止
我正在处理一个项目,在解决了一个错误之后,我将其范围缩小到了由始终无法正确触发的Always块引起 -
如何在测试平台的真值表中分配“无关”值?
我想为优先级编码器4-2创建一个测试台。我尝试在需要的时候将不在乎值分配给reg变量,但是发生了错 -
Verilog模块中的信号连接解析器
我试图在Module文件中形成信号连接解析器。它可以读取(一个或多个)Verilog文件并执行以下操作- <ul -
是否可以让emacs verilog-auto连接在AUTO_TEMPLATE中模板化的电线
在emacs verilog-mode auto中使用AUTOINST时,它将尝试连接.v中列出的所有端口。使用AUTOWIRE / AUTOOUTPUT / AUTOINPUT -
如何修复错误(10170):<filename>文本“(”;预期“;”附近的Verilog HDL语法错误
我正在尝试在Quartus II中实例化NiosII内核,并获得以下编译错误消息: <pre><code>Error (10170): Verilog HDL sy -
使用verilog进行mips模拟,lw指令无法正常运行
我在单个时钟周期内使用verilog模拟32位mips,所有指令均在单个周期内正常工作,但lw指令不在同一周期 -
设计具有4位分辨率的PWM电路并在仿真中验证其操作
请需要用于Verilog HDL代码的测试台,以使用七个分段显示器来实现PWM(脉冲宽度调制)设计 三个组 -
可以使用defparam在Verilog中将输入从模块传递到模块吗?
我想创建一个完整的加法器,它接受输入Cin,A和2的B的补码,并给出输出S和Co。在这里,我尝试制作一 -
错误:信号<val <0 >>上单元<模块>中的多源;该信号连接到多个驱动器
在综合上实现时出现此错误: <pre><code>========================================================================= * Low L -
如何从for循环中的genvar值生成字符串?
Xilinx要求为<code>IODELAY</code>和<code>IDELAY_CTRL</code>定义不同的组。我想使用<code>generate</code>和<code>for loop</c -
如何在Verdi中以表格形式列出信号值的变化?
在Synsopsys DVE或Mentor's Questasim中, 有一个选项可以“列表列出”多个信号值并导出到文本文件。 在 -
使用ctags跳转到VIM中定义的系统verilong宏的问题
我检查了以下内容,标签文件路径设置正确。 我要查找的宏标签存在于标签文件中。任务/功能/参 -
如何避免在Verilog中使用多个常量驱动程序
我在<code>initial</code>块中有一些变量 <pre><code> initial begin i = 32'b0; j = 32'b1; end </code></pr -
这是Verilog竞赛条件吗?
此代码中是否存在会产生竞争条件的内容?如果我按原样运行,似乎会挂起。如果我进行下面所述的小 -
SystemVerilog使用bind
我有两个模块通过AXI接口连接在一起,其中模块A是主模块,模块B是从模块,如下所示: <pre><code> __ -
读取Vivado中的内部信号
我想知道是否有一种方法可以从测试台读取DUT的内部信号?我不是在讨论对信号进行采样,而是要像在tc -
分配中非运算符的意外结果
我有两个8位输入<code>A</code>和<code>B</code>, <pre><code>input [7:0] A,B; </code></pre> 和9位输出<code>F</code> -
系统Verilog:用于零件索引的电线输入
我有以下代码: <pre><code>module rotate ( input wire [5:0] index,// tells how many bits to rotate input [31:0] a,