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如何在Chisel3中使用多输入逻辑门?
我正在使用Chisel3实现进位超前加法器。为了缩短延迟时间,我需要使用多输入逻辑门。 但是,即 -
是否可以在控制台中测试凿子Reg()?
要测试Chisel代码,我先启动一个控制台sbt,然后在我的项目的目录build.sbt中启动scala。我可以导入chisel3 -
如何理解这一行凿子代码
我正在学习凿子和斯卡拉语言,并尝试分析一些火箭芯片代码行,有人可以尝试向我解释这一行吗? <a h -
如何在凿子中将Seq与Cat一起使用?
我正在学习凿子和火箭芯片。 火箭芯片在<a href="https://github.com/chipsalliance/rocket-chip/blob/master/src/main/scala/r -
加载并存储到Rocket Chip的L1缓存中
我在RISC V内核上连接了一个加速器,直到现在我仍通过RoCC接口发送数据。现在,我想通过L1缓存发送和 -
可以使用scala-sbt在开发模式下发布Local吗?
我正在写一个我不会在其他(本地)项目中使用的库程序包。 我是否需要重新启动命令: <pre class="l -
使用Cat运算符维护FIRRTL上的连接顺序
我想问以下问题的任何想法: 我想将宽度为787:0位的名为<em> dut </em>的块的输入端口连接到字节接口。 -
如何表达Vec的指定索引范围?
例如,我想一起表达Vec(0),Vec(1),Vec(2),Vec(3),Vec(4)。我可以表达Vec(0-> 4)吗?错误, -
测试Chisel3模块时如何重新解释IO信号
我有一个带数据总线IO的chisel3模块,可以将其重新解释为某些指令/命令 使用捆绑包,又名(在模块中) -
带凿子的矩阵乘法器
我想用Chisel描述一个矩阵乘法器,但是有些事情我不理解。 首先,我发现<a href="https://stackoverflow.c -
如何将UInt()拆分为UInt Vec以进行子词提取和分配?
我有一个声明的16位寄存器: <pre class="lang-scala prettyprint-override"><code>val counterReg = RegInit(0.U(16.W)) </code -
凿子编译成功,但无法正确生成Verilog
我用Chisel编写RISC-V CPU,Chisel代码成功编译,Firrtl代码也成功生成,但是verilog代码只有一个模块语句。Ver -
凿子同步
这里是对我的状态机中状态之一的描述。我想做的是在<code>for</code>循环之后进入下一个状态。 <pre cl -
如何在Chisel中初始化Reg of Bundle?
我声明了我的特定数据包: <pre class="lang-scala prettyprint-override"><code>class RValue (val cSize: Int = 16) extends B -
使用“ <>”运算符进行凿子局部批量连接
我无法与<>进行部分批量连接。 我在<a href="https://github.com/schoeberl/chisel-book/wiki/chisel-book.pdf" rel="nofollow nor -
执行存储到Rocket Chip Core的L1 Dcache中时的响应信号
如果我将存储执行到L1 Dcache中,那么Rocket Chip内核会产生一个有效响应信号还是仅用于加载信号? Cos表 -
使用Chisel3在两个信号4位之间的内积(点积。)
在使用Chisel3构建硬件组件方面,我是一个新手。现在,我正在尝试制作一个小模块,其中有2个输入(向 -
如何在凿子(3.2)中将verilog的包含路径添加到黑盒中
有时需要将其他人的verilog模块包装到黑盒中, 该模块可能会实例化许多其他模块,因此似乎最好包括指 -
有没有办法使未在模块范围内定义的Chisel中的信号在波形中可见?
例如,以下面的代码摘录(位于模块顶部)为例: <pre><code>val write_indices = WireInit(VecInit(Seq.fill(wordsPer -
在Chisel3.2上导入文件
我想分离具有多个类的单个文件,并构造按类别将类放入目录。 例如目录; <pre><code>root-+-PE.scala -
如何在withClock()或withClockAndReset()范围内保留val名称
<code>withClock()</code>和<code>withClockAndReset()</code>范围内的Val名称在生成的Verilog文件中往往会丢失其编码名 -
删除嵌套捆绑商品的捆绑商品前缀?
我有一堆Verilog IP,出于各种原因,我们不想(或不容易)转换为Chisel,但是我现在想利用Chisel的一些可 -
凿子训练营3.2混合结果错误?
这是Chisel Bootcamp中的代码: <pre><code>Driver(() => new Module { // Example circuit using Mux1H val io = IO(new -
凿子-内存初始化
在凿子中实现<code>for</code>循环写入是最好的初始化内存的方法吗? <pre class="lang-scala prettyprint-override -
凿测试-内部信号
我想测试我的代码,所以我正在做一个测试平台。我想知道是否可以检查内部信号(例如本示例中的<code -
如何使用Verilator将大型Chisel设计转换为C ++模型?
我在使用验证器后端将大型凿子硬件设计编译为C ++模型时遇到了内存分配错误的问题。 当我要构 -
如何在凿子生成的模块中注入Verilog代码?
要测试我的Chisel设计,我将<a href="https://github.com/steveicarus/iverilog" rel="nofollow noreferrer">Icarus</a>与<a href="htt -
为什么此凿子代码在错误的UInt分配下正确编译?
我在顶部<code>RawModule</code>中声明了这样的模块端口(这是一个错误): <pre class="lang-scala prettyprint-ov -
如何用凿子解释这种语法?
我正在学习凿子和火箭芯片。我最近在火箭/ RocketCore.scala文件中发现了一种无法读取的语法。 <pre><co -
尝试为火箭芯片和自定义加速器硬件生成vcd时出现断言错误
我有一个与我的火箭芯片相连的加速器。我执行了硬件构建,然后使用makefile生成了.riscv可执行文件。每