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VHDL在if语句中更改并保持信号
我是VHDL的超级新手,我有一个分配的项目要做。基本上,我的目标是显示2个数字,并在开关的帮助下减 -
无法创建项目(Modelsim)
自本学期开始以来,我一直在ModelSim上进行VHDL,由于某种原因,我现在无法创建项目。我什至卸载并重 -
如何使用寄存器实现4位加法器
<a href="https://i.stack.imgur.com/OHkNc.jpg" rel="nofollow noreferrer"><img src="https://i.stack.imgur.com/OHkNc.jpg" alt="block diagra -
DirectVHDL警告C0007:体系结构具有未绑定的实例
我在编写代码时遇到了麻烦。尝试模拟时,我总是收到错误消息。 <a href="https://i.stack.imgur.com/YHJGg.jpg" rel -
VHDL,无约束数组的别名部分
考虑以下代码, <pre><code>library ieee; use ieee.std_logic_1164.all; package pkg is type foo is (A, B, C); type foo_ -
VHDL,将std_logic_vector的部分数组传递到实例化的端口映射中
考虑以下代码 <pre><code>library ieee; use ieee.std_logic_1164.all; package pkg is type foo is (A, B, C); type foo_vec -
通过重复加法乘数
我需要在VHDL代码中创建一个4位乘法器作为4位ALU的一部分,但是要求是我们必须使用重复加法,这意味 -
VHDL _ TO_INTEGER
我对VHDL中的问题感到困惑。 我做了一个<code>VGA_display_ characters</code>,所以我想将一些<code>std_logic_ -
VHDL在ModelSim的加载设计中遇到仿真致命错误
(是的,我知道有一个更简单的方法,是的,我的教授正在要求很长的路要走。) 以下是我的1位加法器 -
For循环等效RTL描述
从软件背景来看,我仍然很难想到硬件。 RTL语言(VHDL或Verilog)中的for循环相当于什么?我想我需要一 -
错误:#**严重:(vsim-3807)类型和端口“ XOUT”的组件和实体之间不匹配。尝试运行模拟时
我是VHDL的新手,所以我不知道警告的含义。我试图做一个简单的XOR门。该代码可以编译,但是有14条警 -
为什么我的反跳/计数器在VHDL中不起作用?
我目前正在尝试在7段显示器上显示计数器状态。 如果我(物理地)按下按钮,则应增加此计数器状态。 -
有没有一种方法可以将无关输入更改为零数组[vhdl]
<pre><code>library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.NUMERIC_STD.all; --Keeps instruction entity PC is Port ( clk : in STD_ -
读/写具有时钟上升沿和读/写使能信号的向量数组
我正在尝试创建一个简单的内存,用于在时钟为<code>1</code>和<code>wrenable</code>为<code>1</code>时存储矢量( -
操纵时钟信号以获得10个脉冲
我正在尝试在代码中创建一个非常具体的信号。基本上,我需要在load_0结束后的下降沿生成一个信号, -
如何在Modelsim中使用-g开关将多个泛型传递给vsim?
我正在尝试使用vsim命令中的-g开关将多个VHDL泛型传递给Modelsim 10.7b中的测试台。我如何传递多个泛型, -
VHDL端口映射具有无符号变量的加法器时出错
所以我做了一个4位加法器,我希望它的端口映射到我正在构建的ALU,但是由于某种原因,端口映射作为 -
使用VHDL在VGA监视器上实现闪烁的显示对象
当我的情况满足时,我正在尝试在vga监视器上创建一个闪烁的对象。我尝试了多种方法来解决此问题, -
不了解VHDL在线编译器错误
我正在使用内联编译器(<a href="https://www.edaplayground.com/" rel="nofollow noreferrer">https://www.edaplayground.com/</a>) -
我的代码VHDL可以编译,但是在wave模拟中没有得到预期的结果
这可以用while,if等语句完成。但是必须用状态表的方程来完成。 <pre><code>LIBRARY ieee; USE ieee.std_logic_11 -
VHDL条件句不会设置值
我已经用case语句和if语句尝试了这一点,但无法使其正常工作。我有下面的代码。它应该允许我选择一 -
VHDL中的不相交范围
我有一个像这样的位向量 <pre><code>subtype alarms_type : std_logic_vector(1 to 8) signal alarms : alarms_type := (others = -
在VHDL中分配2D数组时出现语法错误。我正在使用vivado 2018.3
<blockquote> 我正在编写VHDL代码,需要在其中分配值给数组。 我应该如何在下面的代码中为Reg_CDCE数 -
模拟中的8位加法器的输出为xxxxxxxxx
<pre><code>library ieee; use ieee.numeric_std.all; use ieee.std_logic_1164.all; entity eight_bits_adder is port(SUBADD:in std_logic;di -
Synplify Pro在20分钟后引发“内存不足”错误
我正在使用Synplify pro编译vhdl设计。但是,我在10-20分钟后遇到“内存不足”错误。<br/> 我尝试使用综合 -
为什么我的七段显示器只显示0?
我正在尝试为Nexys 4 DDR编写代码以显示从键盘上选择的4位数字。<br/> 它们的键盘被送入端口JA,然后被解 -
VHDL的Doxygen文档的LaTeX输出错误?
我尝试为我的VHDL项目制作Latex文档。 除了有“命名空间文档”而不是“包文档”和“类文档”而不是“ -
BCD位移位时的VHDL问题
我创建了一个移位寄存器一次移位4位,因为我给它输入了一个BCD 3位数字,并且每个数字都由4位表示, -
VHDL Vivado组合回路警报
我正在尝试实现一个简单的ALU: <pre><code>library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity -
是否有可能具有通用架构?
我们使用的是基于FPGA的框架,该框架的设计应该易于互换,但都在同一个VHDL项目中。 我已经定义了实