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VHDL 无法推断“在”处的寄存器,因为它在时钟边缘之外不保存它的值
我不太擅长编程 vhdl,我遇到了这个错误: <pre><code>Error (10818): Can't infer register for "Current_Number_3 -
VHDL 试图给出一个信号作为输入
这是我的代码: <pre><code> LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; USE ieee.std_l -
了解 VHDL 中的 for 循环
如果我写 <pre><code>for i in 0 to 3 loop statement(s) end loop; </code></pre> 在一个进程中,每次进程激活时语句 -
VHDL可以合成clk'event吗?
我正在尝试用 VHDL 编写一个 4 位乘法器。这是我写的代码: <pre><code>-r</code></pre> 它可以在模拟中执 -
如何在 VHDL 中以 ps 为单位将读取的时间转换和报告为以 Hz 或 MHz 或 KHz 为单位的频率?
在 VHDL 测试台中,声明 ''' t1:时间; t2:时间; ''' 模拟以皮秒为单位。架构中的分配是 ''' t1: now -- 为 -
vhdl 32 位加法和减法,带溢出检测(有符号数)
Hw:我正在研究带有溢出检测的 32 位加法和减法。它基于 4 位加法器组件,后者基于全加器组件。 当减 -
转储 vhdl 项目中子模块的所有输入输出值
我在 vhdl 中构建了一个 CPU。 cpu 包含 alu、ram、mux 等子模块。现在我想将子模块的所有输入和输出值转储 -
这是编码 VHDL 异步复位的有效方法吗?
我选择了一些 VHDL 代码来维护,这些代码以我不熟悉的方式编写。我不确定它是否有效,而且我的模拟 -
如何以一种可以在 VHDL 中以 for 循环的形式输入数据的方式访问 slv_reg(自定义 IP 的从寄存器)?
我正在 Xilinx Platform Studio 中制作自定义 IP,我正在尝试将该 IP 导出到 SDK,以便我可以制作 ac 函数,允 -
同步两个 PWM 信号发生器 (VHDL)
我尝试生成两个同步 PWM 信号,但是我遗漏了一些东西。如果您能帮助我,我将不胜感激。 <ol> <li>两 -
VHDL 测试平台/Vivado
我是 VHDL 语言和 Vivado 2020.1 平台的新手。我正在尝试编写一个测试平台,但我无法摆脱以下错误 <块 -
如何在 VHDL 中的进位前瞻加法器代码中使用级别?
我编辑了我的问题,我是初学者,我想实现一个 128 位分层进位前瞻加法器,但我不知道如何编写代码, -
如何在由 for-generate 创建的层次结构中为信号创建 VHDL-2008 别名?
我有一个由 for-generate 创建的层次结构,如下所示: <pre><code>INST: for ... generate . . . end generate; </code></p -
VHDL 中顺序语句的速度是多少?
在我的一本关于 VHDL 的教科书中,它指出进程语句中的代码将按顺序执行。这意味着它将依次执行。与 -
为什么信号不会在过程语句中立即更新? VHDL
在 VHDL 中,您需要在 process 语句中使用一个变量,以便它立即更新。可以使用信号,但不会立即更新。 -
端口映射后的信号关联-VHDL
我正在使用 VHDL 处理项目的 TOP 文件。我有一个关于端口映射的问题。 下面是我试图实现的代码的一部 -
模块没有与组件端口“en”匹配的正式端口
我对 vhdl 非常熟悉,我正在 Vivado 中执行此操作。所有这些代码都是自动生成的,我只是添加了端口“fra -
我正在尝试构建一个简单的 1 位加法器/减法器,这是我目前所拥有的。但是我不确定我的测试台是否正确
我正在努力记住如何在 VHDL 中编码。我正在尝试构建一个简单的 1 位加法器/减法器,这是我目前所拥有 -
如何在不接受来自 Basysy3 FPGA 的多个输入的情况下将有限状态机正确实现到 VHDL 中
我是 VHDL 的新手,我正在尝试将以下状态机实现到 VHDL(下面提供的状态图)中。当我按下 Basys3 FPGA 板 -
当比率是一些随机分数时设计时钟分频器
我正在尝试设计一个将 100 MHz 频率转换为 3.5 Hz 的时钟分频器。如果这是 2.5 Hz,我会很容易完成,因为